LC 필터 감쇠: R_d–C_d 가지 설계

L과 C는 f0 = 1/(2π√(LC))로 에너지를 주고받고, 이 에너지를 없애는 것은 저항뿐입니다. 기준은 Z0 = √(L/C)입니다. 직렬 저항은 Z0보다 훨씬 작으면 영향이 작고, 병렬 저항은 Z0보다 훨씬 크면 영향이 작습니다.

공진 주파수와 특성 임피던스

f0 = 1 / (2π√(LC)), Z0 = √(L/C)

저항 부하가 있는 출력 필터

Q ≈ R_load / Z0

직렬 손실만 있을 때

Q ≈ Z0 / (DCR + ESR)

둘 다 있을 때

1/Q ≈ Z0/R_load + (DCR + ESR)/Z0

감쇠 전 출력 임피던스 피크

|Z_o|,peak ≈ Q · Z0

요즘 부품은 이 문제를 키웁니다. 세라믹 커패시터의 ESR은 수 mΩ이고 좋은 인덕터는 DCR이 작아서, 필터가 좋아질수록 Q가 올라갑니다. 예제는 Z0 = 1 Ω, DCR + ESR = 30 mΩ이므로 무부하 Q가 33입니다. 1 Ω 부하라면 공진이 거의 사라지지만 100 Ω 부하는 거의 영향을 주지 못합니다.

잘 제어되는 컨버터는 일정한 전력을 끌어갑니다. 입력 전압이 오르면 입력 전류가 줄어드므로, 루프 대역 안에서는 음의 저항 R_in = −V²/P처럼 보입니다. 12 V, 20 W면 −7.2 Ω입니다. 필터 커패시터에 걸린 음의 저항은 공진 에너지를 없애는 대신 오히려 공급합니다.

이 예제에서 양의 감쇠는 (DCR + ESR)/Z0 = 0.03이고 음의 항은 Z0/|R_in| = 0.139입니다. 합이 음수이므로 필터는 발진기가 됩니다. 이 선형 회로를 시간 영역으로 계산하면 작은 외란이 0.4 ms 구간마다 약 9배씩 커집니다.

Middlebrook은 1976년에 이를 임피던스 규칙으로 정리했습니다. 필터 출력 임피던스가 모든 주파수에서 컨버터 입력 임피던스보다 충분히 작으면, 입력 필터를 넣어도 루프 이득은 거의 변하지 않습니다. 엄밀히는 개루프 입력 임피던스도 관여하므로 Z_N과 Z_D 두 임피던스와 비교합니다. 1차 점검은 |Z_o|와 |R_in| 비교로 충분합니다. 이 필터는 피크에서 33 Ω으로 7.2 Ω의 약 4.6배이므로 규칙을 어깁니다.

음의 입력 저항은 레귤레이터 크로스오버 아래에서만 성립합니다. 그 위에서는 입력 임피던스가 개루프 전력단을 따릅니다. 일정 전력 선으로 구한 여유를 믿기 전에 시뮬레이션이나 주입 측정으로 실제 |Z_in|을 확인하세요.

C에 그냥 저항을 병렬로 달면 DC 전압에서 전력을 태웁니다. 저항에 차단 커패시터 C_d를 직렬로 두면 DC는 막고 f0에서는 저항이 그대로 동작합니다. 그러면 선택지는 커패시터 비 n = C_d/C 하나이고, 최적 R_d는 여기서 정해집니다. R_d가 너무 작으면 C_d가 C에 더해질 뿐이라 더 낮은 주파수에 감쇠 없는 공진이 다시 생깁니다. 너무 크면 가지가 끊긴 것과 같아 원래 피크가 남습니다. 최적값은 그 사이에 있습니다.

커패시터 비

C_d = n · C

최적 저항

R_d,opt = Z0 · √( (2 + n)(4 + 3n) / (2n²(4 + n)) )

그때의 피크

|Z_o|,peak = Z0 · √(2(2 + n)) / n

이 회로에 대한 Erickson의 결과입니다. DCR과 ESR 없이 |Z_o(f)|를 수치로 쓸어 보면 피크 공식과 n = 1, 2, 4, 8에서 0.0001 % 안으로 일치합니다.

n = 1

R_d = 1.449·Z0, 피크 = 2.449·Z0

n = 2

R_d = 0.913·Z0, 피크 = 1.414·Z0

n = 4

R_d = 0.612·Z0, 피크 = 0.866·Z0

n = 8

R_d = 0.427·Z0, 피크 = 0.559·Z0

슬라이더를 움직이면 두 가지가 보입니다. n을 4에서 8로 올리면 커패시턴스가 두 배인데 피크는 3분의 1 정도만 줄어, 효과가 빠르게 둔해집니다. 또 R_d는 최적값 근처에서 너그럽지만 평평하지는 않습니다. n = 4에서 최적의 절반이면 피크가 1.18·Z0, 두 배면 1.29·Z0이고, 둘 다 감쇠가 없을 때보다는 훨씬 낫습니다.

1. 1L = 10 µH, C = 10 µF이면 Z0 = 1 Ω, f0 = 15.9 kHz입니다. DCR 20 mΩ, ESR 10 mΩ이면 Q = 33, 피크는 33.3 Ω입니다.
2. 2컨버터는 12 V에서 20 W를 쓰므로 |R_in| = 7.2 Ω입니다. 피크를 이보다 충분히 낮춥니다. 여기서는 약 8배면 여유가 넉넉합니다.
3. 3n = 4로 잡습니다. C_d = 40 µF, R_d = 0.612 Ω입니다. E96 표준값이 필요하면 0.62 Ω을 씁니다.
4. 4공식의 피크는 0.866 Ω입니다. DCR과 ESR을 넣은 수치 스윕은 0.824 Ω으로 조금 낮습니다. 이 저항들도 감쇠를 돕기 때문입니다.
5. 5시뮬레이션으로 확인합니다. 감쇠가 없을 때 커지던 같은 외란이 같은 두 구간 사이에서 네 자릿수 이상 줄어듭니다.
6. 6저항을 확인합니다. 200 kHz에서 C의 리액턴스는 약 0.08 Ω이고 가지는 0.61 Ω이므로 리플 전류의 약 13 %만 들어옵니다. 리플 1 A rms라면 약 0.13 A rms, 10 mW입니다. 기동 시 C_d로 들어가는 서지가 더 큰 스트레스인 경우가 많습니다.

C_d는 ESR이 낮거나 허용차가 작을 필요가 없어서 대개 값싼 전해나 폴리머 부품을 씁니다. 어차피 달 부품일 수도 있습니다. ESR이 R_d에 가까우면 별도 저항을 뺄 수 있지만, 전해 커패시터의 ESR은 온도와 수명에 따라 크게 변합니다. 최악 ESR로 보고 리플 전류와 수명은 커패시터 수명 계산기로 확인하세요. 돌입 전류도 견뎌야 하고, 프리차지 계산에서는 C_d도 전체 커패시턴스에 더해집니다.

가지는 C 가까이 둡니다. 가지의 인덕턴스는 R_d와 직렬이라 16 kHz에서는 거의 문제가 없지만, 공진 주파수가 높으면 긴 루프가 효과를 깎습니다. 세라믹 커패시터는 DC 바이어스로 용량이 줄어드니 Z0와 n은 감소한 C로 계산하세요. 그러지 않으면 실제 최적점이 설계에서 벗어납니다.

큰 C_d를 쓸 수 없으면 저항과 둘째 인덕터 L_b를 직렬로 묶어 L에 병렬로 둘 수 있습니다. L_b가 고주파에서 저항을 막으므로 그냥 저항을 쓸 때보다 스위칭 주파수 근처의 감쇠 손실이 적습니다. 다만 L_b가 L과 병렬로 도통하므로 어느 정도는 나빠집니다. 예제를 수치로 쓸어 보면 L_b = L/4 = 2.5 µH에 약 0.61 Ω에서 n = 4와 같은 0.866 Ω 피크가 나옵니다. 대가는 자성 부품이 하나 더 늘고, DC 전류가 저항 비에 따라 L과 L_b로 나뉜다는 점입니다.

• 감쇠량만 보고 설계하면서 |Z_o|를 그려 보지 않는 것. 감쇠 곡선은 멀쩡해도 임피던스 피크가 루프를 망칠 수 있습니다.
• 경부하에서만 시험하는 것. |R_in| = V²/P는 최대 부하와 최소 입력 전압에서 가장 작아 음의 저항이 가장 강합니다.
• 세라믹 커패시터의 ESR이 감쇠해 줄 거라 믿는 것. Z0가 1 Ω일 때 수 mΩ은 거의 아무 일도 하지 않습니다.
• 벤치에서 안정했으니 됐다고 보는 것. 낮은 입력 전압, 차가운 전해 커패시터, 짧은 전원 케이블은 모두 여유를 바꿉니다.

• R. W. Erickson, "Optimal single resistor damping of input filters," Proc. IEEE APEC 1999, pp. 1073–1079.
• R. D. Middlebrook, "Input filter considerations in design and application of switching regulators," IEEE IAS Annual Meeting, 1976.
• R. W. Erickson, D. Maksimović, "Fundamentals of Power Electronics," 2nd ed., Kluwer, 2001, ch. 10.